Что такое триггер, для чего он нужен, их классификация и принцип работы

Примечания

Симметричный триггер. Принцип работы

Рис.1 Схема симметричного триггера и диаграмма.

На рис.1 изображена схема статического симметричного триггера на транзисторах типа p-n-p и диаграмма напряжений на коллекторах и базах. В каждом из состояний устойчивого равновесия один из транзисторов открыт (в режиме насыщения), другой закрыт (в режиме отсечки).

Пусть транзистор T1 открыт, а Т2 закрыт. При этом потенциал на коллекторе транзистора Т1 близок к нулю; а на коллекторе Т2 близок к -Ek. Из базы транзистора T1 через резистор R1″ отбирается ток, удерживающий этот транзистор в состоянии насыщения.

Транзистор Т2 закрыт, так как на его базе образуется положительное напряжение смещения за счет источника Есм Конденсатор С1′ практически разряжен, а С1″ заряжен до напряжения близкого к Ek. В связи с тем, что коэффициент усиления по току транзисторов, находящихся в режиме отсечки и насыщения, равен нулю, общее усиление в петле обратной связи также равно нулю. Этим обеспечивается устойчивость описанного состояния.

Переход триггера из одного устойчивого состояния в другое (т.е. его переключение или опрокидывание) осуществляется путем воздействия внешнего запускающего импульса на базы или коллекторы транзисторов. (Подробнее о запуске триггера см. ниже.) Причем параметры запускающего сигнала должны обеспечивать вывод транзисторов в активный режим работы, когда восстанавливается усиление по току у транзисторов и в течение времени опрокидывания действует положительная обратная связь между ключами.

После опрокидывания на коллекторе транзистора T1 устанавливается отрицательный потенциал, близкий к -Ek, а на коллекторе T2 потенциал, близкий к нулю. Конденсатор С1′ заряжается, a С1″ разряжается, и на базе транзистора T1, устанавливается положительный потенциал, примерно равный Есм, а на базе T2 небольшой отрицательный потенциал (см. диаграмму). Новое устойчивое состояние триггера сохраняется до прихода очередного запускающего импульса.

30.3 Регистр памяти

Регистр
памяти – регистр с параллельным приемом
и параллельной выдачей информации.
Имеет шины с размерностью, кратной 4.
Информационные входы регистра памяти
принято обозначать буквами D,
выходы – Q.
У регистра памяти имеется вход
стробирования записи (то есть регистр
является синхронным).

Регистр
памяти предназначен для хранения
информации в параллельном виде. УГО
регистра памяти приведено на рисунке
30.1, описание работы – в таблице 30.1.

Рисунок
30.1 – УГО регистра памяти

Таблица
30.1 – Таблица истинности регистра памяти

Входы

Выход

С

1

Х

Х

Х

1

1

Сравнивая
таблицу 30.1 с таблицей 29.4, легко заметить,
что регистр памяти строится на основе
совокупности D-триггеров,
у которых объединены входы С.

Внутренняя
схема регистра памяти приведена на
рисунке 30.2.

Параллельные
регистры, в свою очередь, делятся на две
группы:

– регистры,
срабатывающие по фронту управляющего
сигнала С (или тактируемые регистры);

– регистры,
срабатывающие по уровню управляющего
сигнала С (или стробируемые регистры).

Рисунок
30.2 – Внутренняя структурная схема
регистра памяти

Принцип
действия регистров, срабатывающих по
фронту тактового сигнала, ничем не
отличается от принципа действия
D-триггера. По одному из фронтов
(положительному или отрицательному)
тактового сигнала С каждый из выходов
регистра устанавливается в тот уровень,
который был в этот момент на соответствующем
данному выходу входе D, и сохраняется
таковым до прихода следующего фронта
сигнала С. То есть если триггер запоминает
один сигнал (один двоичный разряд, один
бит), то регистр запоминает сразу
несколько (4, 6, 8, 16) сигналов (несколько
разрядов, битов). Память регистра
сохраняется до момента выключения
питания схемы.

На
рисунке 30.3, а показана типичная схема
включения регистра для хранения кода,
а на рисунке 30.3, б – временная диаграмма
его работы. Код на входе регистра может
изменяться произвольным образом, но в
тот момент, когда этот код принимает
необходимое значение, на вход С триггера
подается синхросигнал (строб), который
записывает код в регистр. Этот код будет
храниться в регистре до прихода следующего
строба

Причем важно и то, что все разряды
выходного кода регистра будут переключаться
одновременно даже в том случае, когда
разряды входного кода переключаются
не одновременно. Главное, чтобы к приходу
положительного фронта строба (сигнала
С) все разряды входного кода уже приняли
нужное, устойчивое значение

Параллельные
регистры, срабатывающие по уровню

стробирующего сигнала (или как их еще
называют, регистры-защелки, английское
«Latch»), можно рассматривать как некий
гибрид между буфером и регистром. Когда
сигнал на стробирующем входе – единичный,
такой регистр пропускает через себя
входные информационные сигналы, а когда
стробирующий сигнал становится равен
нулю, регистр переходит в режим хранения
последнего из пропущенных значений
входных сигналов.

а) б)

а
– схема включения регистра для хранения
параллельного кода;

б
– временные диаграммы работы регистра

Рисунок
30.3 – Хранение кода в параллельном
регистре

Применение
таких регистров сильно ограничено, хотя
иногда они довольно удобны. В некоторых
схемах они могут успешно заменять
регистры, срабатывающие по фронту, а в
других схемах их применение вместо
регистров, срабатывающих по фронту,
недопустимо.

Основное
применение регистра, срабатывающего
по уровню стробирующего сигнала, состоит
в запоминании на какое-то заданное время
входного кода, причем в остальное время
выходной код регистра должен повторять
входной (рисунок 30.4).

а) б)

а
– схема включения регистра;

б
– временные диаграммы работы регистра

Рисунок
30.4 – Продление длительности входного
кода

с
помощью регистра-защелки

Стробирующий
сигнал С в этом случае должен быть
отрицательным на все время запоминания,
и запоминаться будет входной код регистра
в момент отрицательного (заднего) фронта
сигнала С. Подобная функция бывает,
например, необходима при построении
устройств сопряжения для компьютеров.
Регистр, по сути, продлевает во времени
необходимое значение входного кода, в
остальное время работая как повторитель.

Причины возникновения шагового напряжения

По принципу проводимости электрического тока все материалы делятся на проводники и диэлектрики. Так, например, земля являет проводником, особенно в сырую погоду. Если при обрыве провода линии электропередачи, он касается земли, то там образуется опасная зона, в которой и возникает напряжение шага.

Подобная ситуация происходит, когда молния попадает в молниеотвод, который соединён с электроустановкой. В этом случае образуется контакт между токопроводящими элементами установки и землей, на которой образуется зона под напряжением.

Причиной для образования зоны опасного напряжения шага может послужить:

  • Авария на электрической подстанции;
  • Короткое замыкание воздушных линий на улице или кабельных — в помещении.

Все вышеперечисленные случаи представляют опасность для людей и животных.

Контакты

Западный край, отмечен треугольником (вход, разрядность равна 1)
Тактовый вход: в момент, когда значение на этом входе меняется с 0 на 1 (передний фронт), значение триггера будет обновлено в соответствии с другими входами на западном крае. Пока значение на этом входе остаётся 0 или 1, другие входы на западном крае не имеют эффекта.
Западный край, другой отмеченный контакт(ы) (вход(ы), разрядность равна 1)
Эти входы управляют тем, как значение триггера меняется в момент срабатывания тактового входа. Их точное поведение зависит от триггера; приведенная выше таблица описывает его.
Восточный край, отмечен Q, северный контакт (выход, разрядность равна 1)
Выдаёт значение, хранящееся в данный момент в триггере.
Восточный край, южный контакт (выход, разрядность равна 1)
Выдаёт дополнение для значения, хранящегося в данный момент в триггере.
Южный край, восточный контакт (вход, разрядность равна 1)
Асинхронный сброс: если на этом входе 0 или неопределённое значение, то он не имеет эффекта. Пока на нём 1, значение триггера фиксировано на 0. Это происходит асинхронно — то есть вне зависимости от текущего значения на тактовом входе. Пока на нём 1, другие входы не имеют эффекта.
Южный край, центральный контакт (вход, разрядность равна 1)
Включение: когда на этом входе 0, срабатывания тактового входа игнорируются. Текущий бит по-прежнему поступает на выход. Срабатывания тактового входа включаются, когда значение этого входа 1 или не определено.
Южный край, западный контакт (вход, разрядность равна 1)
Асинхронная установка: если на этом входе 0 или неопределённое значение, то он не имеет эффекта. Пока на нём 1, значение триггера фиксировано на 1. Это происходит асинхронно — то есть вне зависимости от текущего значения на тактовом входе. Пока на этом входе 1, другие входы не имеют эффекта, за исключением входа Асинхронный сброс — он имеет приоритет.

Базовые понятия

Триггер — это запоминающий элемент с двумя (или более) устойчивыми состояниями, изменение которых происходит под действием входных сигналов и предназначен для хранения одного бита информации, то есть лог. 0 или лог. 1.

Все разновидности триггеров представляют собой элементарный автомат, включающий собственно элемент памяти (ЭП) и комбинационную схему (КС), которая может называться схемой управления или входной логикой (рис. 7).

Рис. 7 структура триггеров в виде КС и ЭП

В графе триггера каждая вершина графа соединена со всеми другими вершинами, при этом переходы от вершины к вершине возможны в обе стороны (двухсторонние). Граф двоичного триггера — две точки соединённые отрезком прямой линии, троичного триггера — треугольник, четверичного триггера — квадрат с диагоналями, пятеричного триггера — пятиугольник с пентаграммой и т.д. При N=1 граф триггера вырождается в одну точку, в математике ему соответствует унарная единица или унарный ноль, а в электронике — монтажная «1» или монтажный «0», то есть простейшее ПЗУ. Устойчивые состояния имеют на графе триггера дополнительную петлю, которая обозначает, что при снятии управляющих сигналов триггер остаётся в установленном состоянии.

Состояние триггера определяется сигналами на прямом и инверсном выходах. При положительном кодировании (позитивная логика) высокий уровень напряжения на прямом выходе отображает значение лог. 1 (состояние = 1), а низкий уровень — значение лог. 0 (состояние = 0). При отрицательном кодировании (негативная логика) высокому уровню (напряжению) соответствует логическое значение «0», а низкому уровню (напряжению) соответствует логическое значение «1».

Изменение состояния триггера (его переключение или запись) обеспечивается внешними сигналами и сигналами обратной связи, поступающими с выходов триггера на входы схемы управления (комбинационной схемы или входной логики). Обычно внешние сигналы, как и входы триггера, обозначают латинскими буквами R, S, T, C, D, V и др. В простейших схемах триггеров отдельная схема управления (КС) может отсутствовать. Поскольку функциональные свойства триггеров определяются их входной логикой, то названия основных входов переносятся на всю схему триггера.

Входы триггеров разделяются на информационные (R, S, T и др.) и управляющие (С, V). Информационные входы предназначены для приёма сигналов запоминаемой информации. Названия входных сигналов отождествляют с названиями входов триггера. Управляющие входы служат для управления записью информации. В триггерах может быть два вида управляющих сигналов:

  • синхронизирующий (тактовый) сигнал С, поступающий на С-вход (тактовый вход);
  • разрешающий сигнал V, поступающий на V-вход.

На V-входы триггера поступают сигналы, которые разрешают (V=1) или запрещают (V=0) запись информации. В синхронных триггерах с V-входом запись информации возможна при совпадении сигналов на управляющих С и V-входах.

Работа триггеров описывается с помощью таблицы переключений, являющейся аналогом таблицы истинности для комбинационной логики. Выходное состояние триггера обычно обозначают буквой Q. Индекс возле буквы означает состояние до подачи сигнала (t) либо (t-1) или после подачи сигнала (t+1) или (t). В триггерах с парафазным (двухфазным) выходом имеется второй (инверсный) выход, который обозначают как Q, /Q или Q’.

Кроме табличного определения работы триггера существует формульное задание функции триггера в секвенциальной логике. Например, функцию RS-триггера в секвенциальной логике представляет формула (x¯∨x∠y){\displaystyle \left({\bar {x}}\lor x\,\angle \,y\right)}. Аналитическая запись SR-триггера выглядит так: Q=S∨S¯∠R¯{\displaystyle Q=S\lor {\overline {S}}\,\angle \,{\overline {R}}}.

Синхронные и асинхронные одноступенчатые триггеры тиво rs, dv,t синхронный rs — триггер

Если
незадействованные входы элементов
И-НЕ 1 и 2 соединить вместе (рис. 36),
получится синхронный
RS — триггер со статическим управлением
(синхронизируемый уровнем)
.
Схема и условное обозначение приведены
на рис.39.

Нетрудно
убедиться, что при C=0 сигнал Q=~(~Q*1)=Q, а
~Q=~(Q*1)=~Q, т.е. независимо от значений S и
R, выходы сохраняют старые значения и
триггер находится в режиме памяти. При
C=1 он функционирует, как асинхронный
RS-триггер.

Триггеры со статическим управлением
называют, также «прозрачными»,
т.к. при активном уровне синхросигнала
C, информация с входов беспрепятственно
проходит на выходы. Временные диаграммы
приведены на рис.40.

До
момента времени t4 сигнал C = 1 и выходное
значение определяется комбинациями
сигналов R и S. В течение интервала
времени  t0…t1 на входе R действует 1,
а сигнал S = 0, поэтому Q тоже равно 0.
Начиная с момента t1 и до момента t2 R = S
= 0 и действует режим памяти (Q не
изменяется). В момент t2 R = 0,а S = 1 и триггер
устанавливается (Q = 1). С момента окончания
импульса S и до момента t3 триггер хранит
эту единицу, а в момент t3 сбрасывается,
т.к.R = 0, а S = 1. Аналогично можно
проанализировать и все остальные
состояния выхода.

АСИНХРОННЫЙ
RS — ТРИГГЕР

 Асинхронный
триггер имеет два входа S(et) — установка
и R(eset) — сброс и два выхода прямой — Q и
инверсный — ~Q. Триггер переходит из
текущего состояния X на выходе к состоянию
0, при подаче на вход S нуля и на вход R
единицы, а при поступлении на вход S
единицы и на вход R нуля триггер переходит
к состоянию 1. При нулевых значениях,
когда S=R=0 триггер должен сохранять
старое значение. Комбинация сигналов
S=R=1 не определена. В
соответствии с описанием составим
таблицу состояний триггера (таблица
6).

  Q
и X — могут принимать любые значения, но
Q в пределах одной строки, неизменно.
Значения d будут доопределены на этапе
минимизации. Входных переменных три —
S,R и текущее состояние выхода Qt, поэтому
всего должно быть восемь состояний при
различных значениях Q и X. Последующее
состояние выходов отделено от текущего
временем задержки сигнала dt. Таблица
Карно функции Q(t+dt) с учетом всех возможных
состояний приведена на рис.35, слева.

Доопределяем
значения d единицей и находим
характеристическое уравнение RS —
триггера:

Q(t+dt)
= S + ~R*Qt = ~(~S * ~(~R*Q)).  (26)

Этому
уравнению соответствует схема на
рис.35, справа. Учитывая, что Qt и Q(t+dt)
сигналы на одном и том же выходе, но в
разные моменты времени, свяжем их.
Окончательно схема триггера и его
условное обозначение будет выглядеть,
как на рис.36.

Условное
обозначение B соответствует части
рисунка, обведенной точками, т.е. RS
триггеру с инверсными входами, а
обозначение A — всему рисунку, или RS
триггеру с прямыми входами.

Если
на триггер с прямыми
входами
подать сигналы R=S=1 или на входы инверсного
— нули, то оба выхода Q и ~Q будут установлены
в 1, что противоречит аксиоме Q*~Q = 0.
Поэтому такой режим, иногда называют
запрещенным. Однако ничто не мешает
разработчику использовать его, например
для сигнализации об одновременном и
нежелательном поступлении единичных
сигналов на RS входы, введением
дополнительной схемы И.

Временные
диаграммы RS триггера с инверсными
входами приведены на рис.37. Через время
tзд.р., обозначенное «-«, от поступления
сигнала ~S = 0 на вход элемента И-НЕ с
номером 3, выход Q переключится первым,
а следом через такой же промежуток
времени переключится и выход ~Q. Спустя
интервал времени t2 — t0 = dt на выходах
установятся новые значения. Также
протекает процесс при ~R = 0, но выход ~Q
переключится первым. Отсюда вытекает,
что изменение входных сигналов не
должно происходить быстрее времени
dt.

Одним
из применений RS триггера с инверсными
входами служит схема подавления
«дребезга» контактов клавиатуры.
Процесс многократного размыкания и
замыкания контактов при их переключении
называется дребезгом. Схема и диаграммы
показаны на рис.38.

В
момент t0 нажатия на клавишу, начинаются
соударения верхнего и среднего контактов.
До момента t1 сигналы ~S,~R поочередно
принимают значения 1,1 и 0,1 что соответствует
режимам памяти и установки в 1. При этом,
естественно начальное значение Q = 1 не
изменится, что и требуется. В интервале
t1..t2 средний контакт находится в
«свободном полете». Первое его
касание нижнего контакта в момент t2
сбросит триггер (~S = 1, ~R = 0). До момента
t3 сигналы ~S,~R поочередно принимают
значения 1,0 и 1,1 что соответствует
режимам сброса и памяти, т.е. Q = 0. При
отпускании клавиши (момент t3) развивается
обратный процесс. В результате действия
схемы выходной сигнал чист от импульсных
помех.

Явление метастабильности.

До сих пор мы предполагали, что сигнал на входе триггера может принимать только два состояния: логический ноль и логическая
единица. Однако синхроимпульс может прийти в любой момент времени, в том числе и в момент смены состояния сигнала на входе
триггера.

Если синхросигнал попадёт точно на момент перехода входным сигналом порогового уровня, то триггер на некоторое время может
попасть в неустойчивое метастабильное состояние, при котором напряжение на его выходе будет находиться между уровнем
логического нуля и логической единицы. Это может привести к нарушению правильной работы цифрового устройства.

Состояние метастабильности триггера подобно неустойчивому состоянию шарика, находящегося на вершине конического холма.
Такая ситуация иллюстрируется рисунком 1. Обычно триггер не может долго находиться в состоянии метастабильности и быстро
возвращается в одно из стабильных состояний. Время нахождения в метастабильном состоянии зависит от уровня
шумов схемы и использованной технологии изготовления микросхем.

Временные параметры триггера в момент возникновения состояния метастабильности и выхода из этого состояния приведены на
рисунке 2. Время tSU (register setup time or tSU) на этом рисунке это минимальное время
перед синхроимпульсом, в течение которого логический уровень сигнала должен оставаться стабильным для того, чтобы избежать
метастабильности выхода триггера. Время tH (register hold time or tH) это минимально необходимое время
удержания стабильного сигнала на входе триггера для того, чтобы избежать метастабильности его выхода. Время состояния
метатастабильности случайно и зависит от многих параметров. На рисунке 2 оно обозначено tMET.

Вероятность того, что время метастабильности превысит заданную величину, экспоненциально уменьшается с
ростом времени, в течение которого выход триггера находится в метастабильном состояние.

где t — это коэффициент обратно пропорциональный коэффициенту усиления и полосе пропускания элементов,
входящих в состав триггера.

Склонность триггеров к метастабильности обычно оценивается величиной, обратной скорости отказов. Это значение выражается
как интервал времени между отказами. Его можно определить по формуле:

где t = tSU − tHfс — тактовая частота
    fd — частота с которой меняются входные данные

Для того чтобы можно было оценить эту величину, приведём таблицу для двух микросхем. Последняя строчка этой таблицы
эквивалентна времени метастабильности tMET = 5 нс.

Таблица 3КМОП

Условия измерения SN74ACT SN74ABT
fc = 33МГц, fd = 8МГц 8400 лет 8.1×109 лет
fc = 40МГц, fd = 10МГц 92 дня 1400 лет
fc = 50МГц, fd = 12МГц 2 часа

Метастабильное состояние не всегда приводит к неправильной работе цифрового устройства. Если время ожидания устройства
после прихода импульса синхронизации достаточно велико, то триггер может успеть перейти в устойчивое состояние, и мы даже
ничего не заметим. То есть если мы будем учитывать время метастабильности tmet то метастабильность никак не скажется на
работе остальной цифровой схемы.

Если же это время будет неприемлемым для работы схемы, то можно поставить два триггера последовательно, как это показано
на рисунке 3. Это снизит вероятность возникновения метастабильного состояния.

Для сравнения приведем MBTF для новой схемы. Сравнение производится тех же самых микросхем, что и в предыдущем примере.
Время метастабильности tMET = 5 нс для 50 МГц, tMET = 5 нс
для 67 МГц, tMET = 5 нс для 80 МГц.

Таблица 4.

Место триггеров в цифровой схемотехнике

В отличие от комбинационных логических схем, которые изменяют состояние в зависимости от фактических сигналов, поданных на их входы в определенное время, последовательностные логические имеют некоторую форму присущей им встроенной «памяти», так что они могут учитывать как предыдущее, так и фактическое состояние их входов и выходов. Общая структурная схема последовательностного устройства показана ниже.

RS-триггер как цифровой управляющий автомат включает собственно память и комбинационную схему управления на типовых лигических элементах, реализующую его входной логический алгоритм. Если рассматривать эту схему применительно к простейшим схемам триггеров, то они не имеют структурно выделенной памяти в виде какой-то специализированной микросхемы или схемного узла. Память триггера существует на уровне функции, она словно встроена в алгоритм работы его комбинационной схемы управления. Проявлением этой «памяти» является так называемая бистабильность триггера, выходы которого могут находиться в одном из двух основных состояний: логической единицы (далее — 1) или логического нуля (далее — 0). Установившиеся значения своих выходов триггер запоминает («защелкивает» их) и сохраняет, пока не возникнет очередное изменение его входных сигналов.

Лекция 134. JK-ТриггерЛекция 134. JK-Триггер

Триггер Шмидта -  как он работаетТриггер Шмидта — как он работает

Триггер ШмиттаТриггер Шмитта

RS-триггеры

Логические устройства вычислительной техники

Что же такое RS-триггеры? В моем понимании — это устройства, которые могут принимать одно из двух состояний. На основании этого можно сделать вывод, что этот логический элемент может хранить один бит информации (грубо говоря, ноль или единицу). Существуют некоторые типы данного вида RS-триггеров. Давайте рассмотрим один из них:

Асинхронный RS-триггер

Имеет два входа “R» и «S” и два выхода, как правило это “Q” и “не Q” (т.е. инверсный) . Лично я запомнил, какой элемент для чего, после того, когда узнал, что R – это “RESET” (что означает “сброс”) и “S” – это “SET” (что означает установка)

Принимая во внимание изложенную информацию можно указать, что при подаче сигнала (единица) на “S” на выходе “Q” устанавливается единица, а при подаче единицы на “R” приводит к сбросу единицы на выходе “Q” и установки на нем нуля. Рассмотрим работу на базе элементов “2ИЛИ-НЕ” и “2И-НЕ”

Для этого используем графическое изображение этих элементов.

Итак, разберем принцип работы RS-триггера на базе элементов “2ИЛИ-НЕ”. В начальном положении, когда на R и S отсутствуют сигналы (логический “0”), на выходе “Q” присутствует также “0” или “1” – это исходное состояние. Выглядит это так:

Далее подадим на “S” логическуюединицу и получим на выходе “Q” также единицу. Будет выглядеть это так.

Следующим шагом подадим логическую единицу на “R” и уже на “Q” получим “0”. Изобразим это на рисунке.

Более наглядную работу RS-триггера на элементах 2ИЛИ-НЕ можно продемонстрировать, изобразив таблицу истинности. Вот так она выглядит.

Сейчас рассмотрим работу на элементах 2И-НЕ. Выглядит она аналогично, как и на элементах 2ИЛИ-НЕ с той лишь разницей, что активным уровнем является не “1”как в предыдущем случае, а “0”. Убедимся в этом, используя рисунок и таблицу истинности.

Асинхронным триггерам свойственно такое явление как присутствие “гонок”, что это? Это не одновременное или даже не согласованное по времени поступление информации на входы. Это приводит к наложению одного сигнала на другой. Чем это вызвано? А вызвано это разным временем быстродействия элементов, через которые проходит сигнал, прежде чем попасть на входы триггера, в данном случае на “R” или “S”. Покажем это явление на диаграмме.

Чтобы избавиться от этого явления, был придуман вариант подачи синхросигнала и асинхронный триггер превратился в синхронный.

Синхронные RS–триггеры

Этот вид логического устройства отличается от рассмотренного выше тем, что у него помимо входов “R” и “S” присутствует и третий “C”, на который подаются синхроимпульсы. Без этих импульсов информация на “R” и ”S” восприниматься не будет. Схему синхронного RS–триггера и диаграмму работы изобразим графически.

Из диаграммы видно, что в данном случае срабатывание происходит по переднему фронту (но бывает и по спаду) синхроимпульса.

Передний фронт синхроимпульса – это участок прямоугольного импульса, где происходит его возрастание.

Спад синхроимпульса – это участок спада синхроимпульса.

Именно здесь сделаем небольшое отступление и укажем, что бывают триггеры динамические и статические и соответственно со статическим и динамическим управлением. Чем они отличаются? Объясним максимально просто.

Динамические триггеры – на выходах, которых присутствуют либо непрерывная последовательность импульсов определенной частоты, либо ее отсутствие. (Напоминает управляемый генератор).

Статические триггеры– на выходах которых присутствуют неизменный уровень напряжения, либо его отсутствие.

Со статическим управлением – восприятие сигналов на информационных входах происходит только при подаче на “С” логической единицы (логического нуля).

С динамическим управлением – восприятие сигналов на информационных входах происходят в моменты перепада сигнала на “С”(Передний фронт синхроимпульса или спад синхроимпульса).

Если логические функции входов зависят от его выходов, то целесообразно использовать более рациональную конструкцию элементов.

Как синхронизировать работу триггера

Иногда желательно в последовательностных логических схемах иметь бистабильный триггер, изменяющий свое состояние, когда соблюдены определенные условия, независимо от состояния S- или R-входов. Такая схема может быть создана подключением двухвходного элемента И последовательно с каждого входом триггера. Объединив два входа элементов И, получим новый вход триггера. Добавление его означает, что выходы Q и Q̃ изменяют состояние, когда сигнал на нем является высоким, и, следовательно, он может быть использован в качестве тактового C-ввода, как показано на рисунке ниже.

Когда сигнал на С-входе находится на уровне 0, то выходы двух элементов И — также на уровне 0 (логика элемента И), независимо от состояния двух входов S и R, а два выхода Q и Q̃ «защелкнуты» в последнем установившемся состоянии. Когда сигнал на С-входе изменяется на уровень 1, то схема отвечает как обычный бистабильный триггер, становясь прозрачной для установки и сброса состояний.

Этот дополнительный C-вход также может быть подключен к выходу генератора тактовой частоты синхронизации, образуя тогда синхронный RS-триггер. Таким образом, данная схема работает как стандартная бистабильная триггерная «защелка», но выходы активируются только тогда, когда уровень 1 подан на C-вход, и отключаются при появлении уровня логического нуля.

Триггер ШмиттаТриггер Шмитта

Принцип работы RS триггера

Система, представленная выше, при помощи электромагнитных реле иллюстрирует работу триггера на элементах ИЛИ-НЕ. Однако в современных схемах электромеханические приборы давным-давно не используются, сейчас они собираются из электронных логических элементов на транзисторах, заключенных внутри интегральных микросхем. К тому же для их реализации можно использовать различные базисы. Пример схемы RS триггера на элементах И-НЕ, охваченных положительной обратной связью.

Допустим, что на оба входа R и S подаются единицы. Если верхний элемент И-НЕ выдаст на прямой выход Q логический 0, благодаря положительной обратной связи он поступит на свободный вход нижнего элемента, вследствие чего тот выдаст на инверсном выходе единицу (1). В свою очередь, эта 1 по обратной связи поступает на вход верхнего элемента, тем самым подтверждая 0 на выходе Q. Если же на прямом выходе изначально находится 1, то инверсный, соответственно, выдаст 0, который подтвердит 1 на выходе Q.

Синхронные и асинхронные триггеры: в чем разница?


Синхронные устройства имеют только логические (или по-другому – информационные) входы. Асинхронные механизмы срабатывают сразу, как только получили сигнал. Они не ждут, пока пройдёт временная задержка в тех элементах, которые образуют триггер. Асинхронный D-триггер не работает как устройство в обычном понимании. Благодаря этому он имеет один несомненный плюс: всегда, когда подаётся сигнал на вход, этот логический элемент сразу меняет значение выхода, а не ждёт определённой тактовой частоты. Для тех, кто умеет создавать близкие к идеальным схемы, триггеры будут весьма полезны. Синхронные имеют не только информационные входы, у них также есть отдельный вход для подачи тактового сигнала. И именно к ним относится D-триггер. Он состоит из комбинационных схем (КС) и элементов памяти (ЭП). Из-за того что при наличии тактового сигнала вся работа ориентируется на один такт, триггеры и разделили на синхронные и асинхронные устройства. Но конструктивная разница на этом не исчерпывается. Так, именно благодаря тактовому сигналу, его воздействию, можно полностью исключать из внимания переходные процессы, что позволяет, в свою очередь, облегчить работу с электроникой. Именно поэтому синхронный D-триггер является более популярным и используемым на практике. Даже пример, который был приведён в начале статьи, подразумевал его использование.

Двухступенчатые триггеры

Короткие импульсы синхронизации (менее времени срабатывания триггера) не совсем удобны для управления триггерами. Как вариант модернизации существуют двухступенчатые триггеры. Они реагируют на смену значения на входе синхронизации (фронт:0-1, либо спад:1-0).

В основе — RS триггер.


Рис. 6.1. Общий вид двухступенчатых триггеров.

Перезапись из первой во вторую ступень происходит при смене значения входа синхронизации.

  • 1-я ступень — ведущая (master).
  • 2-я ступень — ведомая (slave).

Двухступенчатый синхронный RS-триггер


Рис. 6.2. Схема двухступенчатого синхронного RS-триггера.

Запись происходит по спаду (изменение с 1 до 0). Основа — два обычных RS-триггера. Запись в первый триггер происходит при С=1 (второй триггер в это время в режиме хранения). При смене значения С на С=0 происходит запись значений из первого триггера во второй. Таким образом запись происходит по спаду сигнала синхронизации С (это обозначается наклонной чертой на входе синхронизации в обозначении триггера на схеме — см. рис 6.3).

Рис. 6.3. Условное обозначение двухступенчатого синхронного RS-триггера.

Двухступенчатый D-триггер


Рис. 6.4. Схема и условное обозначение двухступенчатого D-триггера.

Логика работы та же что и у RS-триггера. С=1 — запись в первый триггер, С=0 — запись из первого во второй (запись по спаду).

Двухступенчатый JK-триггер


Рис. 6.5. Схема двухступенчатого JK-триггера.

Поведение аналогично предыдущим триггерам кроме состояния J=1 K=1. Рассмотрим это состояние. При J=1K=1{\displaystyle J=1K=1} и C=1{\displaystyle C=1} вознмкает автоколебательный процесс: 0, 1, 0, 1 и т.д. JK-триггер должен переключаться в состояние, противоположное тому, в котором находится 2й триггер, т.е. используются только внутренние обратные связи (ОС).

Для устранения этого недостатка можно модифицировать схему (рис. 6.6)


Рис. 6.6. Схема двухступенчатого JK-триггера (без автоколебательного процесса).

Особенность схемы — наличие глубокой обратной связи (а именно, связи выходов второй ступени со входами первой ступени). В результате в триггер первой ступени записывыаются только значения. противоположные значениям на выходе, поэтому нет колебательного процесса (и генерации случайных чисел заодно).

Двухступенчатые триггеры изменяют свои значения по спаду/фронту синхроимпульса, поэтому длительность импульсов не важна.

Приведенные выше (рис. 6.5 и 6.6) схемы являются базовыми, теперь следует рассмотреть конкретные реализации.


Рис. 6.7. Реализация двухступенчатого JK-триггера на базе элементов «И-НЕ».

  • D1-D2 — схема управления первой ступенью;
  • D3-D4 — элементы памяти первой ступени; (D1-D4 в сумме — синхронный RS-триггер)
  • D5-D6 — схема управления второй ступенью;
  • D7-D8 — элементы памяти второй ступени; (D5-D8 в сумме — синхронный RS-триггер)

На входы D1 и D2 идет обратная связь с выходов D7, D8. Запись происходит при условии, что на выходах D1 и D2 одновременно присутствуют «1» (запись во вторую ступень). Запись в первую ступень происходит при противоположных значениях на выходах D7, D8. Запись в первую ступень происходит либо при C=1{\displaystyle C=1}, либо при J=K={\displaystyle J=K=0}. Перезапись — при C={\displaystyle C=0} (на выходах D1 и D2 — единицы).

Еще эту схему можно получить на базе RS-триггеров (вывод схемы — на рис. 6.8)


Рис. 6.8. Реализация двухступенчатого JK-триггера на основе RS-триггера (вывод схемы).

Оцените статью
Рейтинг автора
5
Материал подготовил
Илья Коршунов
Наш эксперт
Написано статей
134
Добавить комментарий